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        Synopsys Chip Synthesis设计逻辑综合与DFT Compiler培训
  培养对象
  1.理工科背景,有志于数字集成电路设计工作的学生和转行人员;
  2.需要充电,提升技术水平和熟悉设计流程的在职人员;
  3.集成电路设计企业的员工内训。
   入学要求

        学员学习本课程应具备下列基础知识:
        ◆电路系统的基本概念。

   班级规模及环境--热线:4008699035 手机:15921673576( 微信同号)
       坚持小班授课,为保证培训效果,增加互动环节,每期人数限3到5人。
   上课时间和地点
上课地点:【上海】:同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】:电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】:北京中山学院/福鑫大楼 【南京分部】:金港大厦(和燕路) 【武汉分部】:佳源大厦(高新二路) 【成都分部】:领馆区1号(中和大道) 【沈阳分部】:沈阳理工大学/六宅臻品 【郑州分部】:郑州大学/锦华大厦 【石家庄分部】:河北科技大学/瑞景大厦 【广州分部】:广粮大厦 【西安分部】:协同大厦
最近开课时间(周末班/连续班/晚班):
Synopsys Chip Synthesis与DFT:2022年10月10日(欢迎您垂询,视教育质量为生命!)
   实验设备
     ☆资深工程师授课

        ◆外地学员:代理安排食宿(需提前预定)
        ☆注重质量
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        ☆合格学员免费推荐工作

        
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   质量保障

        1、培训过程中,如有部分内容理解不透或消化不好,可免费在以后培训班中重听;
        2、培训结束后免费提供半年的技术支持,充分保证培训后出效果;
        3、培训合格学员可享受免费推荐就业机会。

        Synopsys Chip Synthesis设计逻辑综合与DFT Compiler培训

第一阶段

Synopsys Chip Synthesis 设计逻辑综合?

 简介
  DC是业界最优秀的设计综合工具,将行为级描述的设计在一定的规约下转化为逻辑结构。采用行为级描述可以提高逻辑设计的层次,减低逻辑设计的复杂度,提高设计效率。本门课程覆盖了ASIC综合设计的过程--从掌握用HDLVerilog and VHDL)设计到产生最后的门级网表。试验中VerilogVHDL的实例都有讲解。

  ● 主要内容
   ◎ 创建一个有时序驱动的设计
   ◎ 创建设计约束
   ◎ 设计综合及优化
   ◎ 时序分析

  ● 适用以下人员
   ◎ 具有数字IC设计的知识;
   ◎ 了解Verilog VHDL

第二阶段

Synopsys DFT Compiler?

● 课程简介:
    DFT Compiler提供独创的"一遍测试综合"技术和解决方案。它和Design Compiler、Physical Compiler系列产品集成在一起的,包含功能强大的扫描式可测性设计分析、综合和验证技术。DFT Compiler可以使设计者在设计流程的前期,方便的实现高质量的测试分析,确保时序要求和测试覆盖率要求同时得到满足。DFT Compiler同时支持RTL级、门级的扫描测试设计规则的检查,以及给予约束的扫描链插入和优化,同时进行失效覆盖的分析。
   TetraMAX ATPG是业界功能最强、最易于使用的自动测试向量生成工具。针对不同的设计,TetraMAX可以在最短的时间内,生成具有最高故障覆盖率的最小的测试向量集。TetraMAX支持全扫描、或不完全扫描设计,同时提供故障仿真和分析能力。  

● 主要内容:
   1、 深刻理解DFTC和TetraMAX中测试的概念,在逻辑中怎样用D算法查找目标缺陷,明白为什么扫描路径对于支持ATPG是必须的,以及ATE怎样执行一个ATPG测试模式。
   2、 在基本DFTC测试流程中,将获得①建立缺省的测试参数;②执行测试编译;③检查扫描路径;④在块中插入扫描链;⑤在DFTC中预估故障覆盖率。
   3、 在大多数ASIC设计中,提高逻辑电路的可测性以及如何改善,如内部时钟、异步置位或复位信号等。
   4、 提高逻辑电路的测试覆盖率,如内部或外部三态总线、双向插脚、嵌入式存贮块等。
   5、 了解作为逻辑设计的另一方面的扫描路径插入,及如何管理复杂的设计,如自顶向下和自底向上方法、扫描链数和测试时间等。
   6、 了解转出一个设计到TetraMAX的关键步骤及测试协议文件所包含的信息等。

●????????? 课程安排
    
第一部分
    1、 Understanding Scan Testing
     2、 Baseline DFTC Flow
     第二部分
    3、 DFT for General Logic
     4、 DFT for "Test-Resistant"Logic
     5、 How to Insert Scan Paths
     第三部分
  
  6、 Exporting to TetraMAX
     7、 Using TetraMax ATPG
     8、 Wrap-Up:Testing the SOC
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