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   Cadence协同设计(Co-Design)
   班级规模及环境--热线:4008699035 手机:15921673576( 微信同号)
       坚持小班授课,为保证培训效果,增加互动环节,每期人数限3到5人。
   上课时间和地点
上课地点:【上海】:同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】:电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】:北京中山学院/福鑫大楼 【南京分部】:金港大厦(和燕路) 【武汉分部】:佳源大厦(高新二路) 【成都分部】:领馆区1号(中和大道) 【沈阳分部】:沈阳理工大学/六宅臻品 【郑州分部】:郑州大学/锦华大厦 【石家庄分部】:河北科技大学/瑞景大厦 【广州分部】:广粮大厦 【西安分部】:协同大厦
最近开课时间(周末班/连续班/晚班)
Cadence协同设计(Co-Design):2021年3月8日(欢迎垂询,视培训质量为生命!)
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        1、培训过程中,如有部分内容理解不透或消化不好,可免费在以后培训班中重听;
        2、培训结束后免费提供半年的技术支持,充分保证培训后出效果;
        3、培训合格学员可享受免费推荐就业机会。

  Cadence协同设计(Co-Design)

培训方式以讲课和实验穿插进行。

课程内容介绍:

协同设计成为大趋势,对芯片、封装和电路板之间的连接进行优化,正在成为越来越多企业的重要趋势,这主要受三种互相依赖的趋势影响:小型化/功能性、性能与成本。小型化是最重要的趋势,消费者需要高端掌上技术,而且需求量与日俱增。原本属于多种设备的技术正在集成到单种设备中,这靠的是高级工?艺节点(?402820纳米)芯片,其设备功能密度级别(十亿门级)正在达到惊人的程度,同时功耗需要减少,所占面积也要减小,还要有更快(数?十亿比特)的I/O?,数量也比以前大得多。?性能也推动了对集成的需要,由于数十亿比特串行数据信道与DDR3内存设计的运行速度超过原规格,将高速设计推向了新的高度。过去芯片、封装与电路板可能是单独设计与建模,如今设计师要求结构的设计与分析同时进行,这样可以在结构设计过程中进行更好地权衡。成本是另外一个关键因素,因为没有几家公司能够严格按照成本对产品进行定价。价格的竞争压力来自方方面面,所以将原料成本最小化,并在设计过程中寻求成本/性能的最佳权衡是必须的。降低原料和生产成本最好通过减少基板和PCB板的层数实现,这意味着优化网络连接,这样布线通道就会简洁而简化。

课程安排:

 

内容

 

 

第一部分

Co-design flow introduction??including RDL Exchange and SPP介绍协同设计的方法,如何快速实现?RDLPackage?物理实现的衡量。实现IC/Package/PCB?的协同设计,以达到?IC/Package/PCB?的最优设计,在能满足设计的功能性能要求的基础上,达到节约成本目的。

第二部分

Package power performance evaluation and optimization封装/?系统级封装的电源性能评估和优化。?通过工具来确保芯片的供电电源。

第三部分

Chip-Package-PCB Co-analysis介绍如何实现?CHIP-PACKAGE-pcb的联合仿真。

第四部分

SystemSI-DDR and SystemSI-series介绍如何实现DDR3?及高速串行信号的仿真。

第五部分

DDR and PCIE design in kit