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   AMS 方法学(Methodology Kit)培训(Cadence)
   班级规模及环境--热线:4008699035 手机:15921673576( 微信同号)
       坚持小班授课,为保证培训效果,增加互动环节,每期人数限3到5人。
   上课时间和地点
上课地点:【上海】:同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】:电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】:北京中山学院/福鑫大楼 【南京分部】:金港大厦(和燕路) 【武汉分部】:佳源大厦(高新二路) 【成都分部】:领馆区1号(中和大道) 【沈阳分部】:沈阳理工大学/六宅臻品 【郑州分部】:郑州大学/锦华大厦 【石家庄分部】:河北科技大学/瑞景大厦 【广州分部】:广粮大厦 【西安分部】:协同大厦
最近开课时间(周末班/连续班/晚班)
AMS Methodology Kit培训(Cadence):2023年11月13日..(欢迎您垂询,视教育质量为生命!)
   实验设备
     ☆资深工程师授课

        ◆外地学员:代理安排食宿(需提前预定)
        ☆注重质量
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   质量保障

        1、培训过程中,如有部分内容理解不透或消化不好,可免费在以后培训班中重听;
        2、培训结束后免费提供半年的技术支持,充分保证培训后出效果;
        3、培训合格学员可享受免费推荐就业机会。

  AMS Methodology Kit培训(Cadence)

课程简介

????本课程将会采用一个实际的模拟电路,该电路是一块完整的网卡芯片中的一个6位的模数转换器中的采样保持电路,我们将使用该模拟电路块,让参与人员有机会在CadenceVirtuoso定制电路设计平台上,完整地经历从原理图输入、器件电学参数设置、电路模拟仿真、版图的生成、DRC/LVS等物理规则检查、寄生参数提取、后版图仿真及反标、以及电压降和电迁徙的可靠性检查,Cadence已经为所有的设计步骤准备好了正确而完整的数据,参加培训的工程师可以将其作为模版而完成自主的设计,首先,所有参与培训的工程师需要在4天的时间内,在Cadence讲师的辅助下,基于Cadence的工具平台,利用Cadence提供的数据,完成从设计前端到后端的所有工作,然后工程师在参照参考设计的前提先,自行完成该电路从前到后的所有设计,从而熟悉整个模拟集成电路设计的步骤和流程;

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课程说明:

????该课程是一个以参加培训人员自己动手为主的实习课程,不是Cadence的工具培训,而是基于设计方法学的一个设计实例课程,Cadence工具的详细的使用方法不会被设计,所有工具的使用都是为了保证设计课程的顺利完成,不能代替Cadence的工具培训。

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涉及的工具列表:

Virtuoso Schematic Editor

Analog Design Environment

Virtuoso Specification Driven Envrionment

Virtuoso Hierarchy Editor

Virtuoso Spectre simulator

UltraSim simulator

Virtuoso-XL layout Editor

Assura DRC/LVS

Assura RCX

Virtuoso Analog VoltageStorm Option

Virtuoso Analog EletronicStorm Option



阶段 1:
基于混合信号验证(AMS Top Level Verification Flow)的培训
  • 正向设计如何在系统层面上基于全芯片的指标验证
  • 对用Verilog描述的数字模块和VerilogA或者晶体管描述的模拟模块进行混合仿真
  • 在模块没有进行版图实现时的顶层寄生效应的仿真
阶段 2:基于模拟和定制电路设计(AMS Block Level Creation Flow)的流程培训
  • 呈现模拟集成电路模块设计的完整流程
  • 原理图的输入、Spectre仿真、设计冗余分析、连接驱动版图实现
  • DRC/LVS物理验证、寄生参数提取
  • 后版图仿真和对比、行为级查表模型的自动生成
阶段 3:基于数模混合电路的后端物理设计(Analog Driven Physical Implementation Flow)的培训
  • 实现在基于全芯片面积约束下的布局和布线
  • 在顶层布局下向模拟模块和数字模块传递模块形状和Pin的位置信息
  • 自动实现数字和模拟模块之间的连接
  • 在顶层实现层次化的DRC/LVS物理验证和寄生参数提取
  • 简单的数字电路布局布线